A VERILOG MINDIG BLOKKOLJA - VERILOG OKTATÓANYAG

A Verilogban a mindig blokk az eljárási blokkok egyike. A mindig blokkon belüli utasítások szekvenciálisan hajtódnak végre.

Egy mindig blokk mindig végrehajtásra kerül, ellentétben a kezdeti blokkokkal, amelyek csak egyszer futnak le a szimuláció elején. A mindig blokkhoz érzékeny listát vagy késleltetést kell társítani

Az érzékeny lista az, amely megmondja a mindig blokknak, hogy mikor kell végrehajtania a kódblokkot.

Szintaxis

A Verilog mindig blokkolja a következő szintaxist

 always @ (event) [statement] always @ (event) begin [multiple statements] end

Példák

A @ szimbólum a fenntartott szó után mindig , azt jelzi, hogy a blokk aktiválódik nál nél a @ jel után zárójelben lévő feltétel.

 always @ (x or y or sel) begin m = 0; if (sel == 0) begin m = x; end else begin m = y; end end

A fenti példában egy 2:1-es muxot írunk le x és y bemenettel. A ez a kiválasztási bemenet, és m a mux kimenet.

Bármilyen kombinációs logikában a kimenet változik, amikor a bemenet változik. Ha ezt az elméletet mindig blokkokra alkalmazzuk, akkor a mindig blokkon belüli kódot végre kell hajtani, amikor a bemeneti vagy kimeneti változók megváltoznak.

string to int konverter

MEGJEGYZÉS: Meg tudja vezérelni a reg és integer adattípusokat, de nem vezérel vezetékes adattípusokat.

A Verilogban kétféle érzékeny lista található, például:

Szintérzékeny (kombinált áramkörökhöz).
Élérzékeny (flip-flopokhoz).

Az alábbi kód ugyanaz a 2:1 mux, de a kimenet m most flip-flop kimenet.

 always @ (posedge clk ) if (reset == 0) begin m <= 0; end else if (sel="=" 0) begin m <="x;" pre> <h4>NOTE: The always block is executed at some particular event. A sensitivity list defines the event.</h4> <h3>Sensitivity List</h3> <p>A sensitivity list is an expression that defines when the always block executed, and it is specified after the @ operator within the parentheses ( ). This list may contain either one or a group of signals whose value change will execute the always block.</p> <p>In the code shown below, all statements inside the always block executed whenever the value of signals x or y change.</p> <pre> // execute always block whenever value of &apos;x&apos; or &apos;y&apos; change always @ (x or y) begin [statements] end </pre> <p> <strong>Need of Sensitivity List</strong> </p> <p>The always block repeats continuously throughout a simulation. The sensitivity list brings a certain sense of timing, i.e., whenever any signal in the sensitivity list changes, the always block is triggered.</p> <p>If there are no timing control statements within an always block, the simulation will hang because of a zero-delay infinite loop.</p> <p>For example, always block attempts to invert the value of the signal clk. The statement is executed after every 0-time units. Hence, it executes forever because of the absence of a delay in the statement.</p> <pre> // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; </pre> <p>If the sensitivity list is empty, there should be some other form of time delay. Simulation time is advanced by a delay statement within the always construct.</p> <pre> always #10 clk = ~clk; </pre> <p>Now, the clock inversion is done after every 10-time units. That&apos;s why the real Verilog design code always requires a sensitivity list.</p> <h4>NOTE: Explicit delays are not synthesizable into logic gates.</h4> <h3>Uses of always block</h3> <p>An always block can be used to realize combinational or sequential elements. A sequential element like flip flop becomes active when it is provided with a clock and reset.</p> <p>Similarly, a combinational block becomes active when one of its input values change. These hardware blocks are all working concurrently independently of each other. The connection between each is what determines the flow of data.</p> <p>An always block is made as a continuous process that gets triggered and performs some action when a signal within the sensitivity list becomes active.</p> <p>In the following example, all statements within the always block executed at every positive edge of the signal clk</p> <pre> // execute always block at the positive edge of signal &apos;clk&apos; always @ (posedge clk) begin [statements] end </pre> <h3>Sequential Element Design</h3> <p>The below code defines a module called <strong> <em>tff</em> </strong> that accepts a data input, clock, and active-low reset. Here, the always block is triggered either at the positive edge of the <strong> <em>clk</em> </strong> or the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>1. The positive edge of the clock</strong> </p> <p>The following events happen at the positive edge of the clock and are repeated for all positive edge of the clock.</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> .</p> <ul> <li>If <strong> <em>rstn</em> </strong> is zero, then output q should be reset to the default value of 0.</li> <li>If <strong> <em>rstn</em> </strong> is one, then it means reset is not applied and should follow default behavior.</li> </ul> <p> <strong>Step 2:</strong> If the previous step is false, then</p> <ul> <li>Check the value of d, and if it is found to be one, then invert the value of q.</li> <li>If d is 0, then maintain value of q.</li> </ul> <pre> module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=></pre></=>

Szükséges érzékenységi lista

A mindig blokk folyamatosan ismétlődik a szimuláció során. Az érzékenységi lista bizonyos időzítést hoz, azaz amikor az érzékenységi listában bármely jel megváltozik, a mindig blokk aktiválódik.

Ha egy mindig blokkon belül nincsenek időzítésvezérlő utasítások, a szimuláció lefagy a nulla késleltetésű végtelen hurok miatt.

Például mindig blokkolja a clk jel értékének invertálási kísérleteit. Az utasítás minden 0 időegység után végrehajtásra kerül. Ennélfogva örökké végrehajtódik, mert nincs késés a nyilatkozatban.

 // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk;

Ha az érzékenységi lista üres, akkor másfajta késleltetésnek kell lennie. A szimuláció idejét egy késleltetési utasítás növeli a mindig konstrukcióban.

 always #10 clk = ~clk;

Most minden 10 időegység után megtörténik az óra inverziója. Éppen ezért az igazi Verilog tervezési kód mindig megköveteli az érzékenységi listát.

MEGJEGYZÉS: Az explicit késleltetések nem szintetizálhatók logikai kapukká.

A mindig blokk használata

Egy mindig blokk használható kombinációs vagy szekvenciális elemek megvalósítására. Egy olyan szekvenciális elem, mint a flip-flop, akkor válik aktívvá, ha órával látják el és visszaállítják.

Hasonlóképpen, egy kombinációs blokk akkor válik aktívvá, ha az egyik bemeneti értéke megváltozik. Ezek a hardverblokkok egyidejűleg, egymástól függetlenül működnek. Az egyesek közötti kapcsolat az, ami meghatározza az adatáramlást.

A mindig blokk folyamatos folyamatként jön létre, amely aktiválódik és végrehajt valamilyen műveletet, amikor egy jel az érzékenységi listán belül aktívvá válik.

A következő példában a mindig blokkon belüli összes utasítás a clk jel minden pozitív élén végrehajtódik

 // execute always block at the positive edge of signal &apos;clk&apos; always @ (posedge clk) begin [statements] end

Szekvenciális elemek tervezése

Az alábbi kód egy úgynevezett modult határoz meg tff amely fogadja az adatbevitelt, az órát és az aktív-alacsony alaphelyzetbe állítást. Itt a mindig blokk vagy a pozitív élén aktiválódik clk vagy negatív éle rstn .

1. Az óra pozitív éle

keresési algoritmusok

A következő események az óra pozitív élén történnek, és megismétlődnek az óra összes pozitív élén.

1. lépés: Először is, ha az utasítás ellenőrzi az aktív-alacsony alaphelyzetbe állítás értékét rstn .

Ha rstn nulla, akkor a q kimenetet vissza kell állítani az alapértelmezett 0 értékre.
Ha rstn egy, akkor ez azt jelenti, hogy a visszaállítás nem kerül alkalmazásra, és követnie kell az alapértelmezett viselkedést.

2. lépés: Ha az előző lépés hamis, akkor

Ellenőrizzük d értékét, és ha azt találjuk, hogy egy, akkor fordítsuk meg q értékét.
Ha d értéke 0, akkor tartsa meg q értékét.

 module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=>