A Verilog egy hardverleíró nyelv (HDL). Ez egy digitális rendszer leírására használt nyelv, például hálózati kapcsoló, mikroprocesszor, memória vagy flip-flop. Bármilyen digitális hardvert leírhatunk HDL használatával bármilyen szinten. A HDL-ben leírt tervek függetlenek a technológiától, nagyon könnyen tervezhetők és hibakereshetők, és általában hasznosabbak, mint a kapcsolási rajzok, különösen nagy áramkörök esetén.
Mi az a Verilog?
A Verilog egy HARDVERLEÍRÓ NYELV (HDL), amelyet olyan digitális rendszerek leírására használnak, mint például a hálózati kapcsoló vagy a mikroprocesszor vagy a memória egy flip-flop.
Verilog A folyamat egyszerűsítésére, valamint a HDL robusztusabbá és rugalmasabbá tételére fejlesztették ki. Ma a Verilog a legnépszerűbb HDL, amelyet a félvezetőiparban használnak és alkalmaznak.
HDL A tervezési folyamat javítására fejlesztették ki, lehetővé téve a mérnökök számára, hogy leírják a kívánt hardver funkcionalitását, és az automatizálási eszközök ezt a viselkedést tényleges hardverelemekké alakítsák át, mint például a kombinációs kapuk és a szekvenciális logika.
A Verilog olyan, mint bármely más hardverleíró nyelv. Lehetővé teszi a tervezők számára, hogy a terveket akár alulról felfelé, akár felülről lefelé építsék.
Verilog absztrakciós szintek
A Verilog az absztrakció számos szintjén támogatja a tervezést, például:
- Viselkedési szint
- Regisztrálás-átadási szint
- Kapu szint
Viselkedési szint
A viselkedési szint egy rendszert ír le egyidejű viselkedési algoritmusok segítségével. Minden algoritmus szekvenciális, ami azt jelenti, hogy egyenként végrehajtott utasításokból áll. A fő elemek a funkciók, a feladatok és a blokkok. Nincs tekintettel a tervezés szerkezeti megvalósítására.
Regisztráció-átadási szint
A regiszter-átviteli szintet használó tervek műveletek és a regiszterek közötti adatátvitel segítségével határozzák meg az áramkör jellemzőit.
Az RTL-kód modern definíciója: „Minden kódot, amely szintetizálható, RTL-kódnak nevezzük”.
Kapu szint
A rendszer jellemzőit logikai kapcsolatok és azok időzítési tulajdonságai a logikai szinten írják le. Minden jel diszkrét jel. Csak határozott logikai értékük lehet (`0', '1', 'X', 'Z').
A használható műveletek előre meghatározott logikai primitívek (alapkapuk). Lehet, hogy a kapuszintű modellezés nem a megfelelő ötlet a logikai tervezéshez. A kapuszintű kódot olyan eszközökkel állítják elő, mint például a szintézis eszközök, és a netlistáját kapuszintű szimulációhoz és háttérrendszerhez használják.
A Verilog története
- A Verilog HDL története az 1980-as évekig nyúlik vissza, amikor a Gateway Design Automation nevű cég kifejlesztett egy Verilog-XL logikai szimulátort és egy hardverleíró nyelvet.
- A Cadence Design Systems 1989-ben szerezte meg a Gateway-t, és ezzel együtt a nyelv és a szimulátor jogait. 1990-ben a Cadence a nyelvet közkinccsé tette, azzal a szándékkal, hogy szabványos, nem védett nyelvvé váljon.
- A Verilog HDL-t most egy nonprofit szervezet, az Accellera tartja fenn, amely az Open Verilog International (OVI) és a VHDL International egyesüléséből jött létre. Az OVI-nak az volt a feladata, hogy a nyelvet az IEEE szabványosítási eljárásán keresztül vigye át.
- 1995 decemberében a Verilog HDL IEEE Std lett. 1364-1995. 2001-ben jelent meg egy jelentősen átdolgozott változat: IEEE Std. 1364-2001. 2005-ben újabb felülvizsgálatra került sor, de ez csak néhány apróbb változtatást vezetett be.
- Az Accellera egy új szabványt is kifejlesztett, a SystemVerilog-ot, amely kiterjeszti a Verilog-ot.
- A SystemVerilog 2005-ben vált IEEE-szabványsá (1800-2005).
Hogyan hasznos a Verilog?
A Verilog olyan szintű absztrakciót hoz létre, amely segít elrejteni a megvalósítás és a technológia részleteit.
Például egy D flip-flop tervezéshez tudnia kell, hogy a tranzisztorokat hogyan kell elhelyezni a pozitív élű triggerelt FF eléréséhez, és mekkora emelkedési, esési és CLK-Q időre van szükség ahhoz, hogy az értéket a flopon reteszeljük. sok más technológia-orientált részlet.
A teljesítmény disszipáció, az időzítés, valamint a hálók és más flopok meghajtásának képessége szintén megköveteli a tranzisztorok fizikai jellemzőinek alaposabb megértését.
A Verilog segít, hogy a viselkedésre összpontosítsunk, a többit pedig későbbre bízzuk.
Előfeltételek
Mielőtt megtanulná a Verilogot, alapszintű ismeretekkel kell rendelkeznie a VLSI Design nyelvről.
- Tudnia kell, hogyan működnek a logikai diagramok, a logikai algebra, a logikai kapuk, a kombinációs és szekvenciális áramkörök, operátorok stb.
- Tudnia kell a statikus időzítés elemzési koncepcióiról, mint például a beállítási idő, a tartási idő, a kritikus út, az órajel-frekvencia korlátai stb.
- Az ASIC és FPGA alapjai, valamint a szintézis és szimulációs koncepciók.
Közönség
Verilog oktatóanyagunk célja, hogy segítse a kezdőket, tervezőmérnököket és hitelesítő mérnököket, akik hajlandóak megtanulni, hogyan kell digitális rendszereket modellezni a Verilog HDL-ben az automatikus szintézis lehetővé tétele érdekében. Ennek az oktatóanyagnak a végére középfokú szakértelemre tesz szert a Verilogban.
Probléma
Biztosítjuk Önt, hogy a Verilog oktatóanyaggal nem fog problémát találni. De ha bármilyen hiba van, kérjük, tegye fel a kérdést a kapcsolatfelvételi űrlapon.